Sesión nº11 del 13 de Enero de 2020 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
tratando el tema 4, procesadores paralelos, viendo las redes de interconexión estáticas. Vimos que estas redes permiten la interconexión de múltiples procesadores. Las hay unidimensionales (red lineal, anillo) bidimensionales (red sistólica, en malla, en estrella, mesh, mesh cerrada o toro) y tridimensionales (mesh tridimensional, hipercubo). Cada una de estas redes tiene unos parámetros que la definen como el diámetro, la conectividad de arco, el ancho de bisección y el coste ó número de enlaces. Varios han sido los ejercicios sobre este apartado que han caído en los exámenes de años anteriores.
Analizando las redes dinámicas de interconexión de procesadores con memoria compartida viendo
basadas en bus (fáciles y baratas de implementar, pero de bajo rendimiento por los bloqueos que se producen cuando en número de procesadores aumenta)
crossbar (de gran rendimiento al haber una comunicación exclusiva entre cada procesador con cada bloque de memoria mediante un interruptor. El precio de estas se incrementa exponencialmente al aumentar el número de elementos)
multietapa (de coste intermedio y rendimiento intermedio son una solución interesante para la interconexión de procesadores y memorias. Existen distintas etapas compuestas cada una de ellas por conmutadores de 2 entrada y 2 salidas conectados de manera estática. De este tipo de redes existe
omega
baseline
buttefly
Vimos ejercicios de examen que han aparecido de redes crossbar y omega.
Sesión nº12 del 20 de Enero de 2020 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
Volviendo a repasarlas redes dinámicas de interconexión de procesadores con memoria compartida viendo
basadas en bus (fáciles y baratas de implementar, pero de bajo rendimiento por los bloqueos que se producen cuando en número de procesadores aumenta)
crossbar (de gran rendimiento al haber una comunicación exclusiva entre cada procesador con cada bloque de memoria mediante un interruptor. El precio de estas se incrementa exponencialmente al aumentar el número de elementos)
multietapa (de coste intermedio y rendimiento intermedio son una solución interesante para la interconexión de procesadores y memorias. Existen distintas etapas compuestas cada una de ellas por conmutadores de 2 entrada y 2 salidas conectados de manera estática. De este tipo de redes existe
omega
baseline
buttefly
Vimos ejercicios de examen de redes dinámicas aparecidos en el curso pasado.
Sesión nº10 del 10 de Diciembre de 2019 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
tratado los procesadores VLIW. Hemos visto como en estos procesadores el tratamiento de las dependencias y los riesgos son tratados en el compilador, antes de ser enviadas estas instrucciones al procesador (en concreto a la I-CACHÉ). Para que estas instrucciones largas puedan contener el mayor número de microinstrucciones se utilizan estrategias como desenrrollamiento de bucles, segmentación software y planificación de trazas principalmente.
Sesión nº9 del 2 de Diciembre de 2019 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
Repasado los ejercicios de procesadores vectoriales analizando el tratamiento de bucles y estudiando como ver el tiempo de ejecución y el rendimiento de los mismos según los supuestos de los que se partan (solapamiento, encadenamiento, mayor número de unidades funcionales...)
Sesión nº7 del 18 de Noviembre de 2019 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
Vimos también el tratamiento de interrupciones mediante buffer de historia o mediante fichero de futuros, ambos métodos encaminados a dejar el estado de la máquina en una situación coherente tras las interrupciones. Hace dos cursos apareció en un examen este tipo de ejercicios por lo tanto habrá que estar atentos por si se convierte en habitual en próximas convocatorias.
Sesión nº6 del 11 de Noviembre de 2019 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
Tratando la última parte del tema 2, la relativa a las fases de terminación y retirada. Estuvimos viendo en particular un ejercicio de examen que puede servir para arrojar bastante claridad sobre estas fases y en el que cabe destacar que hay que distinguir entre dependencias de datos en registros y dependencias de datos en memoria. El renombramiento de registros elimina las dependencias de tipo WAW y WAR y el fichero de almacenamiento y la escritura diferida resuelve las dependencias de memoria de tipo WAW y WAR respectivamente.
Sesión nº5 del 4 de Noviembre de 2019 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
Visto el apartado de decodificación y distribución de procesadores superescalares.
Hemos insistido en las grandes similitudes de la etapa de distribución con lo visto en el algoritmo de Tomasulo del tema 1.
Además hemos comprendido que el renombrado de registros permite evitar los riesgos de tipo WAW Y WAR . De esa forma no se entremezclan los rangos de vida de los registros.
Sesión nº4 del 28 de Octubre de 2019 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
seguido viendo las transparencias relativas a los procesadores superescalares, la etapa de lectura de instrucciones en su apartado de predictores.
Corrigiendo/resolviendo ejercicios de examen de los predictores de Smith. Los ejercicios de este apartado de lectura de instrucciones suelen aparecer bastante en los exámenes por lo que es imprescindible su entendimiento y comprensión. La resolución de los ejercicios A2.2 y A2.3 la tenéis disponible en la página web a través del siguiente enlace https://www.dropbox.com/sh/lxr1jj8y50p9ut5/AABwKe_zXn2AE6O1_IG_SUK5a?dl…
Dado que en exámenes de convocatorias anteriores suelen aparecer bastantes ejercicios relativos a la etapa de lectura de instrucciones de procesadores superescalares y sobre todo lo que concierne a la predicción de saltos, hemos iniciado la resolución de los ejercicios 2.4 2.5 2.6 y 2.7 del libro de texto. Es fundamental que volváis a resolverlos en casa para que sea más provechosa la clase de tutoría.
Resolviendo el ejercicio 2 de la convocatoria de septiembre 2018.
Sesión nº3 del 21 de octubre de 2019 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
Terminando de repasar el algoritmo de Tomasulo, que ha salido en muchas convocatorias de examen (apartado 1.7 del libro) Es un algoritmo de planificación dinámica que mejora el rendimiento de los procesadores segmentados permitiendo la ejecución de instrucciones fuera de orden, es decir, sin necesidad de que tengan que estar finalizadas las instrucciones anteriores a una instrucción que podría ser ejecutadas al disponer de los operandos que necesita.
el ejercicio de examen de la 1ª semana de febrero de 2016 en la que se pide dibujar el cronograma de como se ejecutaría una serie de instrucciones en una máquina escalar segmentada. Este tipo de ejercicios ha sido habitual encontrarlos en las últimas convocatorias de examen, en concreto, en septiembre de 2019.
Hemos estado presentando el programa windlx, opción inicialo para realizar parte de la práctica que ya tenéis disponible desde alf. Los apartados a y b de la ped se pueden ya realizar. Los c y d se necesita ejecutar windlxv
Además podéis ver ejercicios resueltos de este tema y de otros temas de la asignatura en la sección Documentos->Carpeta de uso general de la Asignatura en Ejercicios.
Las transparencias relativas al Tema 2 los procesadores superescalares, en concreto la introducción y la lectura de instrucciones, donde se ha puesto de relieve que para mejorar el rendimiento de los procesadores segmentados se va a aumentar el número de instrucciones tratadas por ciclo, usando la planificación dinámica ya vista en los ejercicios de Tomasulo del tema anterior. Además se va disponer de unidades especializadas para tratar cada tipo de instruccción sea del tipo que sea para evitar lo más posible las detenciones innecesarias que provocan fragmentaciones en las máquinas segmentadas.
Sesión nº2 del 14 de octubre de 2019 de la asignatura Ingeniería de Computadores II (71902025), asignatura perteneciente al 2º curso del GRADO EN INGENIERÍA EN TECNOLOGÍAS DE LA INFORMACIÓN así como GRADO EN INGENIERÍA INFORMÁTICA. En dicha tutoría hemos estado:
Explicando el apartado 1.6 (Riesgos en la segmentación). Este tema es bastante generalista en la que se vuelcan bastantes ideas que a priori permitirían manejar las complicaciones que pueden surgir en los procesadores segmentados. Sienta las bases de trabajo para temas posteriores por lo que es bueno que entendáis las ideas que se plasman pero no os volváis locos buscando el detalle o como se implementan las soluciones que ahí se ven pues se verán en temas posteriores. De hecho este apartado no ha salido en exámenes anteriores. A destacar las dependencias de datos verdaderas RAW.
También vimos el algoritmo de Tomasulo, que ha salido en muchas convocatorias de examen (apartado 1.7 del libro) Es un algoritmo de planificación dinámica que mejora el rendimiento de los procesadores segmentados permitiendo la ejecución de instrucciones fuera de orden, es decir, sin necesidad de que tengan que estar finalizadas las instrucciones anteriores a una instrucción que podría ser ejecutadas al disponer de los operandos que necesita.
